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CFET 是一种单一结构沃尔沃2023款C40，堆叠了 CMOS 逻辑所需的两种类型的晶体管。在本周于旧金山举行的IEEE 外洋电子器件会议上，英特尔 、三星 和台积电 展示了他们在晶体管的下一代发展方面获得的发扬。

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芯片公司正在从 2011 年以来使用的FinFET器件结构过渡到纳米片或环栅晶体管。这些称号反应了晶体管的基本结构。在 FinFET 中，栅极规章流过垂直硅鳍的电流。在纳米片器件中，该鳍被切割成一组带，每个带齐被栅极包围。CFET 实质上是将较高的硅带堆叠起来，一半用于一个器件，一半用于另一个器件。英特尔工程师在 2022 年 12 月的《IEEE Spectrum》杂志上讲明说，这种器件在单一集成工艺中将两种类型的晶体管--nFET 和 pFET 重复在一说念。

各人臆度 CFET 将于七到十年后干涉生意诓骗，但在准备就绪之前仍有无数职责要作念。

英特尔的反相器

英特尔是三者中最早展示 CFET 的公司，早在 2020 年就在 IEDM 上推出了早期版块。这一次，英特尔发挥了围绕 CFET 制造的最粗略电路（反向器）的几项纠正。CMOS 反相器将议论的输入电压发送到堆栈中两个器件的栅极，并产生与输入逻辑相背的输出。

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“反相器是在单个鳍片上完成的，”英特尔组件相干小组首席工程师 Marko Radosavljevic 在会议前告诉记者。他说，“在最大缩放比例下，它将是粗鄙 CMOS 逆变器尺寸的 50%”。

英特尔的反相器电路依赖于一种一语气顶部和底部晶体管[黄色]的新次序，并从硅[灰色]下方构兵其中一个晶体管

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问题在于，将两个晶体管堆栈拥入反相器电路所需的整个互连会减弱面积上风。为了保捏垂危，英特尔试图遗弃一语气堆叠建造时波及的一些拥塞。在咫尺的晶体管中，整个一语气齐来自器件自身之上。但本年晚些时刻，英特尔正在部署一种称为后头供电的期间，该期间允许在硅名义上方和下方存在互连。使用该期间从底下而不是从上头构兵底部晶体管显著简化了电路。由此产生的逆变器用有 60 纳米的密度质地，称为构兵多晶间距（CPP，内容上是从一个晶体管栅极到下一个晶体管栅极的最小距离）。如今的5纳米节点芯片的CPP约为50纳米。

此外，英特尔还通过将每个器件的纳米片数目从 2 个增多到 3 个、将两个器件之间的间距从 50 nm 减小到 30 nm，以及使用纠正的几何体式来一语气器件的各个部分，从而改善了 CFET 堆栈的电气特质。

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三星的机密武器

与英特尔的 60 纳米比拟，三星接收了比英特尔更小的尺寸，展示了 48 纳米和 45 纳米构兵式多间距 (CPP) 的效果，不外这些效果是针对单个器件，而不是齐全的反相器。固然三星的两个原型 CFET 中较小的性能有所下落，但幅度不大，该公司的相干东说念主员敬佩制造工艺优化将不断这一问题。

三星奏效的舛错在于约略对堆叠 pFET 和 nFET 器件的源极和漏极进行电气顽固。如若莫得豪阔的顽固，这种被三星称为三维堆叠场效应晶体管（3DSFET）的器件就会泄走电流。已毕这种顽固的舛错圭臬是将波及湿化学品的蚀刻圭臬换成一种新式的干式蚀刻。这使得良率莳植了 80%。

与英特尔相同，三星也从硅片下方构刀兵件底部，以简约空间。不外，这家韩国芯片制造商与好意思国公司不同的是，在每个配对器件中只使用了一派纳米片，而不是英特尔的三片。据其相干东说念主员称，增多纳米片的数目将莳植 CFET 的性能。

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台积电蠕蠕而动

与三星相同，台积电也奏效已毕了 48 纳米的工业级间距。其建造的情投意合之处在于接收了一种新次序，在顶部和底部建造之间酿成一个介电层，以保捏它们之间的顽固。纳米片一般由硅层和硅锗层轮流酿成。在工艺的适应圭臬中，硅锗特定蚀刻次序会去除这些材料，从而开释出硅纳米线。在顽固两个器件的层中，台积电使用了锗含量相配高的硅锗，因为它比其他硅锗层的蚀刻速率更快。这么，顽固层就不错在开释硅纳米线之前分几步制作完成。

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